¡Descarga Conceptos básicos de CPLDS y más Apuntes en PDF de Circuitos Digitales solo en Docsity!
¿Qué es un CPLD?
Los CPLD son dispositivos lógicos programables con una complejidad entre los dispositivos PLA y FPGA. La característica principal común entre los CPLD y PAL, es la configuración de memoria no-volátil, y con respecto a los dispositivo FPGA, la característica común de éste último es que posee un desarrollo de compuertas de grande densidades, con la diferencia que los FPGA, tienen mayor densidad que los CPLD. Tabla 1 Caracteristicas generales de un CPLD Los CPLDs se crearon para poder diseñar sistemas digitales muy complejos que los SPLDs debido a su simplicidad eran incapaces de resolver. Por ello los CPLDs se crearon con la idea de ser un conjunto de bloques de SPLDs interconectados mediante una matriz de conexión. A raíz de su creación se ha logrado disminuir el coste de desarrollo y el tiempo de respuesta del sistema, además la vida del producto aumenta considerablemente gracias a la capacidad de actualización que tienen los CPLDs. A modo general un CPLD es como si se tuviera varios PLD, tipo PAL, dentro de un sólo chip. el tamaño más grande los CPLD permite implementar ecuaciones lógicas o diseños más complicados. Fig 1 Complejidad de dispositivos logicos.
Funcionamiento y Arquitectura general de un CPLD La mayoría de los CPLDs tienen la misma arquitectura interna, dividida en tres partes que son:
- Matriz de conexión global
- Bloques lógicos con sus macroceldas
- Bloques de entrada y salida. Fig 2 Arquitectura general de un CPLD. Matriz de conexión global Es una matriz programable que permite realizar conexiones entre el bloque lógico y el bloque de entrada/salida. Esta matriz conecta todo el sistema y se puede tener acceso a todos los pines del sistema, ya sean entradas/salidas, entradas dedicadas o realimentaciones procedentes de las macroceldas. En la interconexión mediante multiplexores, existe un multiplexor por cada entrada al bloque lógico. Las vías de interconexión programables son conectadas a las entradas de un número de multiplexores por cada bloque lógico. Las líneas de selección de estos multiplexores son programadas para permitir que sea seleccionada únicamente una vía de la matriz de interconexión por cada multiplexor la cual se propagara a hacia el bloque lógico. Cabe mencionar que no todas las vías son conectadas a las entradas de cada multiplexor. La rutabilidad se incrementa usando multiplexores de mayor tamaño, permitiendo que cualquier combinación de señales de la matriz de interconexión pueda ser enlazada hacia cualquier bloque lógico. Sin embargo, el uso de grandes multiplexores incrementa el tamaño de dispositivo y reduce su eficiencia. Bloque lógico y Macroceldas El bloque lógico de un CPLD tiene la estructura de un SPLD completo, por lo que se puede decir que un CPLD está compuesto por varios SPLDs Las macroceldas son los registros básicos disponibles en los bloques lógicos. Junto con las señales
interno con la matriz de Interconexión Programable (PIA) o también llamado Fast CONNECT Switch Matrix. Cada bloque es un grupo de 16 macroceldas; tienen entradas y salidas similares a los PLD de baja densidad, con capacidad de programarse. El número de pines de entrada y/o salida dependerá del dispositivo. Estructura interna de un CPLD. Matriz de Suma de Puntos Se relacionan con un mayor número de interconexión de secciones de compuertas programables, tales secciones pueden ser otros PLD, es decir el CPLD puede contener similares PLD de baja densidad, "PAL", interconectados entre sí, en un solo chip
Fig 5 Ejemplo Diagrama de bloque de un CPLD Las macroceldas pueden ser configuradas individualmente por una función de registro. 5 matriz de compuertas AND, directos al "product terms "(termino de producto), son utilizados como entrada de datos primario (para las compuertas OR y XOR) para implementar funciones combinacionales, o como entradas de control incluyendo el reloj, señales set/reset, y señal de habilitación de salida. Los registros de las macroceldas pueden ser configurados como FLIP-FLOP tipo D o FLIP-FLOP tipo T. o este puede ser omitido por una operación combinacinoal. Cada registro soporta operaciones set y reset asincronos. durante el encendido del dispositivo, todos los registro son inicializados al estado predefinido por el usuario.
Tabla de Datos (Look up Table) Esta arquitectura se basa en la implementación lógico de bus de interconexión de filas y columnas, estas interconexiones también proveen conexión al bloque de matriz lógicos (LAB). El LAB consiste de varios elementos lógicos (LE); según el modelo pueden ser 10 LE, por cada LAB. Los LE es una pequeña unidad lógica que proveen una eficiente implementación de funciones lógicas del usuario. El Multitrack Interconnect provee una rápida conexión entre los LAB. Fig 7 Diagrama de bloque de la arquitectura de tabla de datos. Look-Up Table (LUT), Es un circuito que implementa una función de lógica combinacional para almacenar una lista de valores de salida que correspondan a todas las posibles combinaciones de entradas, es decir un número de elementos almacenados son usados; para resumir una función lógica, almacenando cada función como una tabla de la verdad. Fig 8 Ejemplo Look-Up Table.
Dispositivos comerciales
Compañía Altera:
Familia MAX 3000A Los dispositivos MAX 3000A usan celdas CMOS EEPROM para implementar la lógica funciones La arquitectura MAX 3000A configurable por el usuario se adapta Una variedad de funciones lógicas combinacionales y secuenciales independientes. Los dispositivos pueden reprogramarse para iteraciones rápidas y eficientes. durante el desarrollo del diseño y los ciclos de depuración, y puede ser programado y borrado hasta 100 veces. Los dispositivos MAX 3000A contienen 32 a 512 macroceldas, combinadas en grupos de 16 macroceldas llamadas bloques de matriz lógica (LAB). Cada macrocelda tiene unmatriz programable –AND/ fija – OR y un registro configurable con reloj programable independientemente, activación del reloj, borrado y preajuste funciones Para construir funciones lógicas complejas, cada macrocelda puede ser complementado con expansor compartible y paralelo de alta. La arquitectura MAX 3000A incluye los siguientes elementos: ■ Bloques de matriz lógica (LAB) ■ macrocélulas ■ Términos del producto expansor (compartible y paralelo) ■ Matriz de interconexión programable (PIA) ■ bloques de control de E / S
Cada LAB es alimentado por las siguientes señales: ■ 36 señales del PIA que se utilizan para entradas lógicas generales ■ Controles globales que se utilizan para funciones de registro secundario. ■ Rutas de entrada directa desde pines de E / S a los registros que se utilizan para tiempos de configuración rápidos para dispositivos MAX 7000E y MAX 7000S
COMPAÑÍA XILINS
Familia XC9500XL High-Performance CPLD Inversión de reloj local con tres globales y uno relojes a término del producto. Salida individual habilitada por pin de salida con local inversión. Histéresis de entrada en todos los pines de usuario y escaneo de límites entradas. Circuito de retención de bus en todas las entradas de pin de usuario. Admite la capacidad de conexión en caliente. Escaneo completo de límites IEEE Std 1149.1 (JTAG) soporte en todos los dispositivos
- 36 a 288 macrocélulas, con 800 a 6400 compuertas puertas utilizables
- Programación concurrente rápida
- Control de velocidad de rotación en salidas individuales
- Calificación de resistencia de 10,000 programas / ciclos de borrado
- 20 años de retención de datos. Macroceldas: Cada macrocelda XC9500XL puede configurarse individualmente para una función combinatoria o registrada. Están disponibles cinco términos de producto directo de la matriz AND para usar como entradas de datos primarios (a las puertas OR y XOR) para implementar funciones combinatorias, o como entradas de control incluyendo reloj, habilitar reloj, configurar / restablecer y habilitar salida. El término asignador del producto asociado con cada macrocelda selecciona cómo se usan los cinco términos directos. El registro de macroceldas se puede configurar como un tipo D o Flip-flop tipo T, o se puede omitir para combinatoria operación. Cada registro admite ambos conjuntos asincrónicos y restablecer operaciones. Durante
- 5.0 ns Retardo de propagación de pin a pin
- Operación registrada hasta 333 MHz El ATF1502BE tiene hasta 32 pines de E / S bidireccionales y cuatro pines de entrada dedicados, dependiendo de El tipo de paquete de dispositivo seleccionado. Cada pin dedicado también puede servir como señal de control global, reloj de registro, reinicio de registro o habilitación de salida. Cada una de estas señales de control puede seleccionarse para uso individual dentro de cada macrocelda. Cada una de las 32 macroceldas genera una señal de retroalimentación enterrada que va al bus global Cada entrada y pin de E / S también se alimenta al bus global. La matriz de conmutación en cada lógica luego el bloque selecciona 40 señales individuales del bus global. Cada macrocelda también genera un término lógico de plegado que va a un bus regional. Lógica en cascada entre macroceldas en el ATF1502BE permite la generación rápida y eficiente de funciones lógicas complejas. El ATF1502BE contiene cuatro cadenas lógicas de este tipo, cada una capaz de crear lógica de suma de términos con un fan-in de hasta 40 términos producto.
