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El lenguaje de descripción VHDL permite describir el comportamiento y la estructura de un sistema escribiendo un código. Se puede obtener una síntesis lógica y de este generar diagramas. Para tener un acercamiento al lenguaje VHDL, se detallan los pasos para la creación de un proyecto en Xilinx Vivado y se explica cómo generar diagramas RTL de las compuertas logicas.
Tipo: Monografías, Ensayos
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¡No te pierdas las partes importantes!
Objetivo general: Desarrollar habilidades y conocimientos en el uso de Xilinx Vivado 2016.4 para la creación y diseño de proyectos digitales mediante el uso de las herramientas que cuenta VHDL. Objetivos particulares: Crear un proyecto en Xilinx Vivado. Explorar las herramientas de Xilinx Vivado 2016.4. Generar un diseño digital simple mediante el editor de texto. Visualizar los diagramas de las compuertas lógicas. Resumen: El lenguaje de descripción VHDL permite describir el comportamiento y la estructura de un sistema escribiendo un código. Se puede obtener una síntesis lógica y de este generar diagramas. Para tener un acercamiento al lenguaje VHDL se detallan los pasos para la creación de un proyecto en Xilinx Vivado y se va a explicar cómo generar diagramas de las compuertas mediante el editor de texto y utilizando las herramientas que le propio programa proporciona. Introducción teórica Una gran parte de los circuitos lógicos digitales de la actualidad contienen el equivalente de miles o cientos de miles de compuertas lógicas. Un diseñador podría representar un circuito sencillo manualmente, no obstante los circuitos lógicos se encuentran en sistemas complejos haciendo que no se pueda desarrollar ni verificar sin ayuda de las herramientas de diseño asistido por computadora (CAD). Por tanto, es necesario verificar que el diseño del circuito lógico sea correcto antes de iniciar el diseño del circuito real, para tener una alta probabilidad de operación correcta desde que se inicie la fabricación del circuito. (Nelson, Nagle, Carroll y Irwin, p.140, 1996) Las herramientas CAD permiten generar un diseño electrónico mediante dos descripciones: estructural y comportamental. Estructural: usado para diseñar o simular un sistema digital, como un lenguaje de Netlist donde se especifican por un lado los componentes del sistema y por otro sus interconexiones. Comportamiento (Funcional): usado para diseñar un sistema digital, describiendo el comportamiento de forma algorítmica y por flujo de datos, simula sin necesidad de conocer la estructura interna de un circuito. (Pardo y Boluda, p. 22,
En la descripción estructural se pueden definir los esquemas que vienen especificados en la base de datos por dos partes fundamentales: las hojas y los símbolos. Los símbolos tienen como elementos más importantes: los puertos que realizan la labor de comunicación con el exterior; y el cuerpo que es el dibujo en sí. El método clásico para la interconexión de los distintos símbolos de una hoja son los hilos o nets. Un bus es una conexión que une dos componentes al igual que un cable, sin embargo se caracteriza por representar, no un único hilo, sino múltiples. (Pardo y Boluda, p. 10-11, 2003) Para realizar la representación gráfica de los circuitos digitales se hace uso de los lenguajes de descripción hardware (HDL). Los lenguajes de descripción de hardware son lenguajes que describen el hardware de los sistemas digitales en forma textual. Se parecen a los lenguajes de programación, pero están orientados específicamente a la descripción de las estructuras y el comportamiento del hardware. (Morris,p.99, 2003). EL HDL más usado es VHDL (Very High Speed Integrated Circuit Hardware Description Language: lenguaje de descripción de hardware de circuitos integrados de muy alta velocidad). VHDL es un lenguaje de descripción y modelado diseñado para describir (en una forma que los humanos y las maquinas puedan leer y entender) la funcionalidad y la organización de sistemas hardware digitales, placas de circuitos, y componentes. (Boluda y Pardo, p. 22, 2003). Marco teórico
Fig.2 Ventana para crear un nuevo proyecto. Paso 3- Introducir el nombre en el campo Nombre del proyecto en nuestro caso se llama tutorial. Hacer clic en el botón Examinar del campo Ubicación del proyecto del formulario Nuevo proyecto para guardar los archivos. Asegúrese de que la casilla Crear subdirectorio del proyecto está marcada como se observa en la Fig. 3. Haga clic en next. Fig.3 recuadro para nombrar y guardar al proyecto. Paso 4.- Se muestra el siguiente recuadro de la Fig. 4 para que se seleccione el tipo de proyecto, se deja marcada por default la opción RTL Project en el formulario Project Type y hacer clic en next. Fig.4 Ventana especificar el tipo de proyecto.
Paso 5.- En el siguiente recuadro se especifica el HDL y los archivos netlist para añadir al proyecto. En nuestro caso se va a crear uno nuevo para ello se debe hacer clic en el botón con el símbolo ‘Verde más’ en la parte superior izquierda de la Fig. 5 a continuación, se despliega un menú para añadir archivos, agregar directorios o crear archivos, seleccionar la de crear archivo. Fig. 5 Recuadro para añadir fuentes. Paso 6.-Seleccionada la opción se despliega un cuadro dialogo donde solicita rellenar tres campos. En el cuadro dialogo seleccionar el tipo de archivo VHDL, escribir un nombre y tener marcado la ubicación del archivo en
Fig. 9 Definición de un módulo de la compuerta AND. En caso de que se requiera añadir más módulos se puede haciendo doble clic en la carpeta Design Sources para abrir un cuadro dialogo de opciones donde se selecciona la opción Add Sources como se muestra en la Fig. 10. Cuando se habrá el recuadro de Add Sources no se modifica nada se da en next y para posteriormente seguir los pasos 5 y 6 y dar clic en finish. Fig. 10 Añadir netlist desde el panel Source. En el panel Source se hace doble clic en el primer archivo con el nombre compuerta_AND para desplegar el editor de texto de ese netlist creado. Dentro de este se escribe el siguiente código: library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity compuerta_AND is Port ( A : in STD_LOGIC; B : in STD_LOGIC; X : out STD_LOGIC); end compuerta_AND; architecture Behavioral of compuerta_AND is begin
end Behavioral; Lo mismo se hará con los demás archivos de compuertas con la particularidad de que se cambian los operadores lógicos (AND, NAND, OR, NOR, XOR, XNOR) que ya vienen integrados con el programa. En la NOT solo se deja expresado X<= not A Realizada la modificación en entity y la declaración de arquitectura en el editor de texto se procede a guardar todos los cambios en save all files en la pestaña de files. Después se hace clic en Run Shyntesis bajo las tareas de síntesis del panel Navegador de flujo. El proceso de síntesis se ejecutará en el archivo en el hayamos marcado como Set as Top previamente (y todos sus archivos jerárquicos si existen). Resultando en un conjunto de bloques sintetizados del netlist en cuestión. Luego en el mismo panel Navegación de flujo debajo de Synthesis seleccionar Run Implementation tal como se aprecia en la Fig.11. El proceso de implementación se llevará a cabo en el diseño sintetizado. Cuando se complete el proceso se mostrará un cuadro de diálogo Implementación completada con tres opciones. Seleccione Abrir diseño implementado y haga clic en Aceptar ya que queremos ver la salida de implementación. Fig. 11 Síntesis e implementación del diseño del panel Navegador de flujo. En el panel Navegador de Flujo se va escoger a RTL Analysis, entre las opciones se da clic en Elaborated Design para svisualizar el Esquematico en la parte izquierda de la pantalla. Salta una advertencia y se le da ok. Si queremos visualizar los demás esquemas de las otras compuertas se teclea clic derecho y se selecciona la opción Set as Top en Design Sources y en Simulation Sources tal como aparece en la Fig. 12. Teniendo esto en la parte superior del panel se lee un mensaje que dice “Diseño elaborado desactualizado. Fuente de diseño modificado” a un costado se da en clic en reload para mostrar el diseño que decidamos trabajar. Fig. 12 Poner Set as Top desde el panel Source.
construir una estructura jerárquica, se sabe cómo escribir las expresiones booleanas las operaciones logicas que hacen posible la implementación de las compuertas. Fuentes de información Brown S. y Vranesic Z.G. (2006), Fundamentos de lógica digital con diseño VHDL , segunda ed, Mc Graw Hill, México. Morris, M. (2003) Diseño digital , tercera ed., Pearson Educación, México. Morris, M. (2005), Fundamentos de Diseño Lógico y de Computadoras , tercera ed., Pearson Educación. México Noriega, S. (2018), Introducción al diseño lógico con VHDL [presentación de diapositivas]. Universidad Nacional de la Plata. https://catedra.ing.unlp.edu.ar/electrotecnia/islyd/apuntes/Tema%2012c%20Logica %20Programable%20VHDL%20%202018.pdf. Pardo. F. Boluda, J. A. (2003), VHDL Lenguaje para Síntesis y modelado de Circuitos, segunda ed., RA-MA, México. Rushton, A. (2011), VHDL FOR LOGIC SYNTHESIS , tercera ed., John Wiley & Sons, Ltd. Reino Unido. T. L. Floyd (2006). Fundamentos de Sistemas Digitales , novena ed., Pearson Educación. Madrid. Tocci, R. J., Widmer, N. S., Moss, G.L., (2017). Sistemas Digitales , decimosegunda edición. Pearson Educación, México. V.P. Nelson, H.T. Nagle, B. D. Carroll, J. D. Irwin. (1996). Análisis y diseño de circuitos lógicos Digitales , primera ed. Prentice Hall. México. Wakerly, J. F. (2001). Diseño Digital, Principios y Prácticas , tercera ed., Pearson Educación, México. Xilinx, Manual de VHDL.
